一、异步串行通信接口的IP核设计（论文文献综述）
吕文强[1]（2021）在《基于FPGA SRIO的存储器地面测试台的设计与实现》文中认为随着飞行器上采编器采集、存储的数据量越来越大,海量的数据需在采编器与地面测试设备之间传输,研制性能更强的高数据传输速率的地面测试设备对飞行器测试系统有着重要的意义。本文设计介绍了一种基于FPGA SRIO的存储器地面测试台,具有4对SRIO数据收发接口,每路接口数据传输速率可达2.5Gbps,能够同时实现对四套采编器的测试。为提高了存储器地面测试台的兼容性以及可拓展性,在使用标准的4U、19寸的CPCI机箱的基础上,将整体设计按功能不同划分为电源卡、数字量卡、主控卡三种CPCI板卡。本文首先介绍了课题研究背景和地面测试设备与SRIO技术的发展现状,通过对整体功能需求的分析,确定了测试台的整体设计方案,并对各块CPCI板卡的具体功能进行划分。其次,对各板卡的核心硬件电路设计进行了详细的分析介绍。之后,本文对存储器地面测试台设计中的关键逻辑设计部分进行详细的分析介绍,在FPGA SRIO IP核的基础上实现了单块FPGA芯片同时驱动4对SRIO收发接口的数据传输功能。针对实时采样数据传输速率较高,板上FLASH芯片接收速率较低的问题,采用DDR2 SDRAM作为数据缓存器,将接收的数据先写入DDR2 SDRAM芯片进行缓存,然后在发送周期的空闲时间将数据读出并匹配FLASH的接收速率。为了简化对DDR2 SDRAM的操作,使用了FPGA的DDR2 IP核,实现了在250MHz时钟下对DDR2 SDRAM的读写操作。在设计完成后,本文先对测试台的主要逻辑功能进行了软件仿真,最后搭建系统测试平台对整体功能进行测试,经多次试验与测试,所设计的各块板卡工作正常,数据链路传输正常,系统稳定可靠,完成了测试台的设计目标。
陈航[2]（2021）在《基于千兆以太网的高速数据记录器设计与实现》文中研究说明在飞机、导弹、火箭等武器装备的研制过程中,通常需要数据记录器对试验过程中的关键数据进行接收和存储,进而对武器装备在试验中的工作状态和性能进行分析,为后期性能优化提供可靠数据支撑。随着总线通信技术和存储技术的不断进步,对某些高速数据的测试成为数据记录器重要的研究方向。根据技术指标要求,设计了高速数据记录器、综合测试台、备用读数装置,高速数据记录器可接收400Mbps的千兆以太网数据和最快10Mbps的PCM数据,并将收到的两种数据打包和存储,同时可配置IP地址、端口号、PCM数据接收码率。根据模块化设计思想,把记录器分成几个主要技术模块具体实现。详细分析了以太网物理层,使用国产PHY芯片设计了千兆以太网接口电路;说明了RS-422/485接口电路设计、接收PCM数据逻辑和配置监测逻辑;阐述了DDR3高速缓存模块硬件设计和读写控制逻辑,介绍了混合数据编帧逻辑、USB接口电路和通信实现逻辑;简要说明了数据存储模块和电源模块设计。分析了以太网通信协议,重点对千兆以太网通信逻辑进行设计,阐述了以太网可靠通信实现机制,研究了以太网通信逻辑优化策略。搭建了测试系统,对高速数据记录器记录功能和读数功能进行验证,测试结果表明记录器可以有效接收并存储400Mbps的千兆以太网数据和最快10Mbps的PCM数据,可以返回记录器实际工作状态,读数过程未出现数据丢失情况,证明基于千兆以太网的高速数据记录器满足设计指标,可以真实记录和回读飞行试验数据。
高伟[3]（2021）在《基于PCIe的SpaceFibre测试系统的研究与实现》文中研究指明SpaceFibre总线是专门面向航天器开发的高速总线,其相关测试设备较少,为了更方便的对SpaceFibre节点进行数据传输和性能测试,设计一种可在通用计算机上使用的SpaceFibre节点测试系统具有重要的实用意义。PCI Express总线因具有优良的性能,一经推出就被广泛使用,且大部分的通用计算机均具有PCIe的接口,故本文使用了PCIe接口作为SpaceFibre测试系统的上位机接口。在此基础上,本文提出了一种基于PCIe的SpaceFibre测试系统的设计并进行实现。本文在充分调研了SpaceFibre总线技术和PCIe总线技术的基础上,设计了一种基于PCIe的SpaceFibre节点测试系统,基于自顶向下的设计方法,分别进行了硬件平台选型、固件总体方案设计以及软件总体方案设计。本论文实现的测试系统可与其他SpaceFibre节点卡通信,按照SpaceFibre协议发送、接收数据。可自动进行单次测试、多次测试,生成多种测试数据,具有自环回自检功能,并在上位机提供不同格式的测试文件生成以及测试文件分割、文本分页对比等功能,便于进行测试。测试结果得出本系统功能完整,能够实现上位机与SpaceFibre节点的通信,并能够完成对SpaceFibre总线传输过程进行速度测试和传输数据正确性的测试。测试得到的PCIe平均读速率为15.93Gbps,平均写速率为23.01Gbps,SpaceFibre板间通信平均速率为1.91Gbps,均达到预期值。本系统满足了SpaceFibre节点与上位机交换数据以及对SpaceFibre总线数据传输进行测试的需求,对进一步研究SpaceFibre总线技术具有重要的实际价值。
周爽[4]（2021）在《STAR sTGC探测器系统研究》文中进行了进一步梳理位于布鲁克海文国家实验室的相对论重离子对撞机（RHIC）是目前世界上正在运行的能量最高的重离子对撞机。螺旋径迹探测器（STAR）是RHIC的主要探测器之一,它的主要科研目标是研究高能量密度下强相互作用物质的行为以及探测夸克胶子等离子体（QGP）的形成及其特征。STAR探测器是一个优秀的中间快度区探测器,但随着研究的深入,科学家们发现在前向快度区的实验探测越来越重要,因此STAR合作组提出了 STAR探测器前向升级计划。STAR探测器前向升级计划需要建造一个细条窄间隙室（sTGC）探测器系统,来提高STAR探测器在前向快度区的带电粒子鉴别能力、粒子径迹追踪能力和堆积事例抑制能力。STAR sTGC探测器系统由中国科学技术大学与山东大学共同负责研发与生产,其中,中国科学技术大学主要负责信号读出与数据采集系统设计,山东大学主要负责sTGC探测器设计。目前,山东大学已制作出sTGC原型探测器。本论文基于sTGC原型探测器研究了 STAR sTGC探测器系统的实现方案,并测试了原型系统的各项性能。STAR前向升级计划要求sTGC探测器系统需要具有优秀的位置分辨能力和高探测效率,同时,sTGC探测器系统还要满足STAR实验环境的安装和数据通信等方面的要求。基于上述要求,本论文提出了一套由探测器、读出电子学系统和数据采集系统三部分组成的STAR sTGC探测器系统的具体设计方案。探测器分为4层,共有20000个读出通道,通过高通道密度设计来提高位置分辨能力。sTGC探测器的探测效率与工作电压相关,在合适的工作电压下探测效率可以达到95%以上。为满足系统安装等要求,读出电子学系统分为了前端读出板和读出驱动板两部分。前端读出板直接安装在探测器边缘,负责测量探测器输出的电荷信号。前端读出板实现了高通道密度下电荷信号测量,并设计了 3.2Gbps数据率的高速串行通信方案来满足事例数据传输的需求。读出驱动板负责为前端读出板提供同步时钟和控制命令,并将前端读出板的探测结果发送到数据采集系统。读出驱动板上设计有满足STAR实验系统要求的触发接收模块和10Gbps光纤通信模块,并设计了大容量数据缓存模块。数据采集系统负责控制读出电子学系统的工作流程以及存储探测数据等功能。针对STAR实验运行和原型系统测试两种不同的工作环境,使用不同的数据采集方案。在STAR实验运行中,使用STAR现有的数据采集系统;在原型系统测试中,则设计了基于10G以太网的测试平台数据采集系统。本文分别在电子学测试平台和宇宙线测试平台下对原型系统进行了性能测试。在电子学测试中,对读出电子学系统的通道噪声、基线、线性等性能指标进行了测试,并在运行温度、数据误码率等方面进行了系统稳定性测试。在宇宙线测试中,对原型系统的通道性能、位置分辨、探测效率等方面进行了测试。测试结果表明,原型系统的通道噪声小于0.80fC,位置分辨为157μm,探测效率高于99%,均满足系统设计目标。本文的主要创新点如下:（1）完成了针对相对论重离子对撞的sTGC探测器原型系统,实现了对粒子位置信息的精确测量,经测试能够满足STAR前向探测的物理需求。（2）针对STAR sTGC探测器设计了具有212个读出通道的前端读出板,以满足高通道密度下的电荷信号测量需求。前端读出板的通道等效噪声电荷低于0.54fC,数据传输速率为3.2Gbps。（3）设计了满足20000个通道数据采集需求的读出驱动板系统,并且该系统满足STAR数据接口需求以及离线缓存需求。系统总数据率为307.2Gbps,经测试能够满足各项设计需求。
张耀先[5]（2021）在《基于USB3.0的便携示波器接口模块设计与实现》文中认为USB总线技术广泛应用于计算机与外围设备的通信。则基于USB接口且以计算机为工控机的示波器成为测试测量类仪器发展方向之一。而针对测试测量类仪器与计算机间的数据传输,在USB协议基础上制定了USB488协议。通过USB488接口,计算机可通过应用软件下发SCPI（程控仪器标准指令集）指令实现对仪器的程控。本课题旨在设计一种基于USB的示波器接口模块,通过此模块,仪器能受计算机下发程控指令的控制。主要工作包含如下几方面:首先采取“FPGA+USB协议芯片”的总体设计方案。选用CYUSB3014作为本设计USB协议芯片。进行接口模块硬件电路设计与FPGA逻辑设计。设计接口模块电路原理图;设计FPGA逻辑代码,实现对CYUSB3014中GPIF II接口的读写时序控制,实现对自定义指令的解析。其次是USB协议芯片固件程序设计与USB488接口的实现。将USB协议芯片中GPIF II接口配置为从FIFO接口模式以接受FPGA的读写控制,芯片中设置手动DMA通道,用于缓存及处理计算机与仪器间通信数据。根据USBTMC协议基于USB协议芯片实现USB488接口。再次是设计适用于本型号示波器的SCPI指令集及指令解析程序。在USB协议芯片中采用二叉链表的方式分层级存储指令集。采用前序遍历方式匹配并访问指令结点,依据结点编码值调用指令处理函数实现特定操作。最后设计PC端应用软件。应用软件通过下发SCPI指令对仪器进行程控;接收并处理仪器上传的采样数据与仪器状态信息,并将采样数据转换成波形形式显示于软件界面。测试与验证结果表明,本课题的接口模块实现了计算机与仪器间的高速数据传输;通过USB488接口,计算机应用软件可向仪器下发SCPI程控指令;接口模块可对SCPI指令正确解析并调用函数执行操作;应用软件可正常接收与处理仪器上传数据。
巩佳宁[6]（2021）在《低杂散任意波形发生器硬件电路设计》文中进行了进一步梳理任意波形发生器（Arbitrary Waveform Generator,AWG）作为一类信号产生设备,可以生成多种标准波形信号及用户自定义波形信号,具有频率切换速度快、带宽较大等特点,因此在信号源中扮演着十分重要的角色。与射频信号源比,AWG输出信号无杂散动态范围（Spurious Free Dynamic Range,SFDR）指标较小,这成为制约任意波形发生器进一步应用的关键因素。本文调研了六款采样率低于2.5GSPS任意波形发生器的SFDR指标,得出在500MHz带宽内该指标均小于40d Bc。因此本文通过设计一款2GSPS采样率低杂散AWG,在500MHz带宽内使仪器SFDR指标大于50d Bc,具体工作内容如下:1.杂散信号分析。通过分析理想DDS（Direct Digital Synthesis,DDS）输出信号频谱,得出数模转换器（Digital to Analog Converter,DAC）保持特性会在输出信号频谱中添加镜像频率信号;通过分析实现DDS结构时所用器件参数与理想DDS结构参数之间的差距,推导出DDS技术中引入的相位截断误差和幅度量化误差与输出信号SFDR指标的关系;基于集成运放仿真模型得出AWG输出信号频率大于10MHz时,放大器非线性造成的谐波失真是影响SFDR指标的关键因素。2.低杂散AWG硬件电路设计。通过分析上述四种因素对低杂散AWG输出信号SFDR指标的影响,确定相位截断误差与幅度量化误差造成的杂散信号幅值过小,可以忽略不计,SFDR指标可以通过使用低通滤波器电路滤除输出频谱中的镜像频率信号和谐波频率信号的方法实现,并利用MATLAB软件仿真及硬件电路测试确认输出信号SFDR指标满足目标要求;基于“FPGA+DAC+存储器”结构,通过分析低杂散AWG功能指标和性能指标,完成仪器硬件电路设计。3.FPGA逻辑工程设计。基于PCIe总线实现上位机与PCB板卡之间的数据通信功能;基于数据传输模块解决了存储器非均匀传输至均匀传输的转换;基于数据发送接口模块实现了最大传输4GB波形数据至DAC芯片;基于AXI4-Lite总线,实现时钟芯片配置、信号调理电路控制及仪器状态信息回读等功能。测试结果表明:低杂散AWG输出信号能力不弱于电子科技大学某型号AWG、鼎阳科技SDG6052X及是德科技M9336A仪器,且输出信号SFDR指标优于上述三款仪器,具体为输出信号频率在300MHz以内时,仪器SFDR大于65d Bc;在300MHz至500MHz范围内时,仪器SFDR大于50d Bc。具有低杂散输出能力的AWG不仅能适用更多测试场景,也能提升包含AWG设备系统的整体性能。
梅思涛[7]（2021）在《12.8GSPS采集模块数字系统设计》文中研究说明随着科学技术的高速发展,高频电路的应用越来越广泛,对高频电信号测量的需求也逐渐增加,高频信号的测量分析通常需要高采样率、高带宽的示波器,并且要求示波器具有多种数据处理功能。随着计算机技术的成熟应用,结合计算机资源的插卡式示波器需求也逐渐增多。本课题在设计PXIe示波器采集板卡的基础上,完成12.8GSPS数据采集模块数字系统的设计。本课题的具体研究内容如下:1、高速采集模块数字系统整体设计。结合实际需求,根据高速采集系统的架构与原理,分别对模数转换器和现场可编程门阵列进行对比分析,选择合适器件构建采集系统。分析高速采集系统对时钟的需求及时钟抖动对高速采集系统的影响,设计具体的时钟方案。在此基础上给出本课题的总体设计方案。2、高速数据接收与处理设计。分析了JESD204B串行传输协议,设计了基于JESD204B协议的时间交替采样系统,并分析TIADC系统造成的各种误差,设计误差校准方案。对高速采样数据进行接收,设计异步FIFO对数据进行同步接收,然后研究ADC与FPGA之间数据映射与解映射的关系,并由此设计出高速数据接收方案。同时,还分析了多个ADC之间的同步问题。此外,本课题进一步研究了数字示波器不同的采集模式,分析硬件分频和峰值检测等数据处理的实现方案,给出了具体的逻辑电路。3、存储与触发模块设计。详细分析了数字示波器触发功能的原理以及模拟边沿触发的不足之处,进一步给出了一种数字边沿触发方案。通过对高速采集系统高速数据流的数据吞吐量进行分析,设计了基于外部存储器DDR3 SDRAM的存储电路。并根据FPGA中MIG核读写时序要求,设计DDR SDRAM的逻辑电路,实现对DDR3 SDRAM的读写控制。结合数字边沿触发及存储控制电路,设计出准确识别一段采样数据中触发点的方案。本课题设计的高速数据采集模块,最高实时采样率12.8GSPS,垂直分辨率8bit,最大存储容量2Gpts。具有硬件分频、峰值检测与大容量数据存储功能,并且可以通过数字边沿触发找到准确的触发点,使得波形能够稳定显示。
彭鹏[8]（2021）在《基于万兆以太网的核物理实验高速数据传输系统研究》文中进行了进一步梳理随着人类对核物理粒子探测要求的不断提高,现代粒子实验装置在规模、能级和事件率上快速提升。我国目前用于核物理粒子探测实验装置的数据传输系统大多存在数据带宽有限、系统构建复杂、稳定性较差等问题。为了满足核物理实验要求,数据传输系统的性能也要随之升级。本文针对这一问题,展开对适用于核物理粒子探测实验装置的高速数据传输系统的研究与设计。该系统由一块前端传输板、一块FPGA读取控制板和数据存储端PC组成。前端传输板可适配于核物理粒子探测实验装置对实验数据进行采集,并通过QSFP+光纤与读取控制板进行全双工高速串行数据传输。在此基础上,本文的主要工作是基于FPGA实现万兆以太网UDP/IP逻辑设计,即通过Verilog硬件描述语言和Xilinx的Vivado开发套件进行模块化的编写,实现了UDP/IP协议的功能,该设计传输速率快、稳定性高,为读取控制板与PC间的数据传输提供了一种高性能、高可靠的传输方案。本文首先简要介绍了TCP/IP协议族和UDP/IP协议的工作原理。按照万兆以太网的传输标准,着重讨论了UDP/IP协议栈中的主要协议及其以太网MAC帧、PHY子层、校验和的重要技术。紧接着对高速数据传输系统进行设计,实现从前端传输板到读取控制板再到PC间的高速数据传输。针对协议和硬件的特点,采用分层处理、模块化的设计思路,着重对UDP/IP协议栈模块按照“接收解析-数据缓存-组帧发送”的顺序进行设计,设计出万兆以太网UDP/IP协议数据传输链路。其次,搭建万兆以太网测试平台,对万兆以太网UDP/IP协议传输链路设计进行全方面测试。完成了ARP、ICMP请求与应答的协议功能测试,并着重对万兆以太网连接、回环传输性能、回环存盘速率、传输速率进行测试。测试结果表明:以太网连接稳定不丢包;回环传输性能优异;上、下行最大存盘速率分别达到109MB/s与220MB/s;上、下行稳定传输速率分别可达1000MB/s与500MB/s。论文最后,将整个系统搭建起来,对高速数据传输系统进行传输测试。在完成对读取控制板SFP光模块与QSFP光模块之间的自通信误码率与眼图测试的基础上,完成了系统的以太网连接测试、系统数据抓取测试和系统数据传输测试。测试结果表明:光纤通信的数据传输链路可靠;以太网连接稳定不丢包;高速数据传输系统数据传输正确且传输稳定;数据存盘的最大瞬时速率为91MB/s。
滕宇超[9]（2021）在《基于中子辐射的火箭固体推进剂料位计技术研究》文中提出随着航空航天与武器装备的不断发展,固体推进剂作为一种高效能燃料被广泛应用于火箭、导弹以及飞行器等方面。为了保证燃烧效率和安全性能,燃料仓中的推进剂必须被限制在一定的范围内,需要提前对固体推进剂进行成型浇注,在浇注过程中对固体推进剂的浇注料位面进行精确监测。针对料位高精度测量的实际问题,提出了一种基于双准直中子辐射探测法的固体推进剂料位监测方案,能够有效提高料位测量精度以及料位准确度。本文引入中子与物质之间的相互作用原理,采用双准直辐射测量方法,使用MCNP模拟软件构建火箭固体推进剂浇注仓模型,对料位测量进行模拟标定与优化。设计火箭固体推进剂数字化协同控制料位监测系统,硬件部分主要有:脉冲中子辐射数据采集模块与处理模块,采集模块主要包括BGO探测器、光电倍增管、信号预处理与放大电路,处理模块主要由以AD9226为核心的A/D转换电路和以FPGA+DSP为核心的主控电路组成。软件部分涉及A/D采样时序控制、脉冲信号数据存储以及显示等功能,并引入扩展Kalman滤波算法,在估计中子辐射脉冲预测值的同时,判断系统本身的参数值是否发生变化,对非线性中子辐射脉冲信号进行估计和修正,使其自动改进滤波设计、缩小滤波的实际误差,优化校正产生偏差的中子脉冲数据。采用Matlab-simulink工具对扩展Kalman滤波算法进行建模。模拟实验与测试结果表明,双准直辐射探测法的中子料位计可以满足于火箭固体推进剂燃料浇注的料位高度监测。通过输入50ns中子辐射脉冲经过扩展Kalman滤波算法处理后能够有效估计其中的非线性信号,系统误差一直保持在2%以下,能够满足系统最初设计的误差指标。
勾梓冲[10]（2021）在《嵌入式40Gbps高速数据存储系统设计与验证》文中研究表明随着通信技术的飞速进步,数据传输速率与数据传输容量逐渐提升,为了采集高速传输的大规模数据,需要有高速数据存储技术的支持。本文对高速数据存储技术进行研究,设计并验证一种支持40Gbps高速数据存储的嵌入式存储系统。论文主要涉及以下三点内容:第一,完成存储系统研究现状的归纳与存储技术的分析。选择具有高存储性能与高稳定性优势的SSD作为存储器。选定PCIE高速接口作为SSD接口,并总结PCIE总线的拓扑结构与层次结构。总结适配PCIE接口的NVME高速接口协议,分析其队列结构与命令流程。对比复杂低效的软件控制存储方式,选择FPGA控制存储方式提高数据存储的性能。规定高速数据存储格式,选择RAID0技术实现存储性能的提升,使用ex FAT文件系统实现高速数据的文件化管理。第二,完成存储系统FPGA高速存储逻辑与Linux数据管理软件的设计与实现。根据高速数据存储在无线通信与光纤通信中的应用场景与需求分析,提出基于FPGA实现40Gbps高速数据存储和基于软件实现数据管理的存储系统架构。设计包含PS端与PL端的FPGA高速存储逻辑,将高速数据按RAID0方式,以存储数据块为单位存储到两个SSD中。设计PL端存储数据块采集逻辑,将高速数据整合为存储数据块。设计PL端存储数据块读写逻辑,实现NVME协议完成对存储数据块的读写控制。设计PS端Linux数据管理软件的驱动层与用户层方案,其中驱动层软件实现与PL端的数据交互,用户层软件实现对存储系统的初始化控制与存储数据块管理。第三,完成存储系统FPGA高速存储逻辑与Linux数据管理软件的联合测试。首先根据存储系统架构搭建验证平台,并对验证平台的基础功能进行测试,完成FPGA高速存储逻辑的配置和Linux系统的移植。然后测试存储系统的初始化功能,证明利用FPGA硬件逻辑可以成功搭建高速数据存储通道。接着测试存储系统的存储功能,证明存储系统能够支持40Gbps高速数据的准确存储。最后测试存储系统的数据管理功能,证明存储系统具有管理存储到SSD中高速数据的功能。本文设计并验证一种基于嵌入式平台的高速数据存储系统,实现FPGA方案对40Gbps高速数据的存储控制和软件方案对高速数据的管理,具有一定的理论意义和实用价值,对高速数据存储方案的研究提供可行性参考。
二、异步串行通信接口的IP核设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、异步串行通信接口的IP核设计（论文提纲范文）
（1）基于FPGA SRIO的存储器地面测试台的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景 |
| 1.2 课题研究目的和意义 |
| 1.3 国内外研究现状 |
| 1.4 本文主要内容以及章节安排 |
| 2 方案设计 |
| 2.1 设计指标 |
| 2.2 方案设计 |
| 2.3 本章小结 |
| 3 硬件电路设计 |
| 3.1 电源卡设计 |
| 3.1.1 供电电路 |
| 3.1.2 信号调理电路 |
| 3.2 主控卡设计 |
| 3.2.1 供电模块电路 |
| 3.2.2 SRIO时钟电路 |
| 3.2.3 光电转换模块电路 |
| 3.2.4 DDR2 模块电路 |
| 3.3 数字量卡设计 |
| 3.3.1 LVDS接口电路设计 |
| 3.3.2 接口隔离方案 |
| 3.3.3 异步422 接口电路 |
| 3.3.4 同步422 接口电路 |
| 3.4 本章小结 |
| 4 关键逻辑设计 |
| 4.1 SRIO接口逻辑设计 |
| 4.1.1 Rapid IO协议简介 |
| 4.1.2 包格式 |
| 4.1.3 IO逻辑操作 |
| 4.1.4 Rapid IO IP核 |
| 4.1.5 SRIO接口逻辑设计 |
| 4.1.6 SRIO IP核的读写 |
| 4.2 DDR2 接口逻辑设计 |
| 4.2.1 DDR2 SDRAM的存储寻址原理 |
| 4.2.2 DDR2 IP核 |
| 4.2.3 DDR2 IP核的读写 |
| 4.2.4 DDR2 SDRAM逻辑设计 |
| 4.2.5 逻辑分析与计算 |
| 4.3 本章小结 |
| 5 测试与验证 |
| 5.1 测试平台搭建 |
| 5.2 供电电流监测 |
| 5.3 SRIO接口逻辑验证 |
| 5.4 DDR2 SDRAM接口测试 |
| 5.5 系统测试验证 |
| 5.6 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 读硕士学位期间发表的学术论文及所取得的研究成果 |
| 致谢 |
（2）基于千兆以太网的高速数据记录器设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题的研究背景和意义 |
| 1.1.1 课题研究背景 |
| 1.1.2 课题研究意义 |
| 1.2 国内外发展现状 |
| 1.2.1 数据采集记录器发展现状 |
| 1.2.2 以太网发展现状 |
| 1.3 主要工作和内容安排 |
| 2 总体方案设计 |
| 2.1 系统需求分析 |
| 2.2 设计原则 |
| 2.3 系统方案设计 |
| 2.3.1 数据记录器 |
| 2.3.2 综合测试台 |
| 2.3.3 备用读数装置 |
| 2.3.4 系统模块化设计分析 |
| 2.4 本章小结 |
| 3 系统模块化设计 |
| 3.1 千兆以太网物理层设计 |
| 3.1.1 以太网物理层分析 |
| 3.1.2 千兆以太网接口电路设计 |
| 3.2 RS-422/485 模块设计 |
| 3.2.1 RS-422/485 接口电路设计 |
| 3.2.2 PCM数据接口逻辑设计 |
| 3.2.3 配置监测接口逻辑设计 |
| 3.3 DDR3 高速缓存模块设计 |
| 3.3.1 DDR3 电路设计 |
| 3.3.2 DDR3 控制逻辑设计 |
| 3.4 混合编帧模块设计 |
| 3.5 数据存储模块设计 |
| 3.6 USB模块设计 |
| 3.6.1 USB接口电路设计 |
| 3.6.2 USB接口逻辑设计 |
| 3.7 电源模块设计 |
| 3.8 本章小结 |
| 4 以太网通信逻辑实现与优化 |
| 4.1 以太网通信协议基础 |
| 4.1.1 以太网参考模型概述 |
| 4.1.2 IP协议概述 |
| 4.1.3 ARP协议概述 |
| 4.1.4 UDP协议概述 |
| 4.2 以太网通信逻辑实现 |
| 4.2.1 以太网通信逻辑模块化设计 |
| 4.2.2 UDP模块逻辑实现 |
| 4.2.3 ARP模块逻辑实现 |
| 4.2.4 协议选择模块逻辑实现 |
| 4.2.5 GMII_RGMII转换模块逻辑实现 |
| 4.3 以太网通信可靠性设计 |
| 4.3.1 可靠性设计分析 |
| 4.3.2 反馈握手机制 |
| 4.3.3 反馈重传机制 |
| 4.4 以太网通信逻辑优化策略 |
| 4.5 本章小结 |
| 5 功能测试与验证 |
| 5.1 以太网通信测试 |
| 5.1.1 UDP功能测试 |
| 5.1.2 ARP功能测试 |
| 5.1.3 通信可靠性测试 |
| 5.2 基于千兆以太网的高速数据记录器整体测试 |
| 5.2.1 测试系统搭建 |
| 5.2.2 记录功能测试 |
| 5.2.3 读数分析功能测试 |
| 5.3 本章小结 |
| 6 总结和展望 |
| 6.1 所做工作的总结 |
| 6.2 下一步工作建议与展望 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（3）基于PCIe的SpaceFibre测试系统的研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文的主要工作及章节安排 |
| 1.3.1 课题研究目的与主要工作 |
| 1.3.2 论文章节安排 |
| 第2章 相关协议研究 |
| 2.1 PCIe协议研究 |
| 2.1.1 PCI系列协议发展 |
| 2.1.2 PCIe总线拓扑结构 |
| 2.1.3 PCIe协议分层结构 |
| 2.1.4 PCIe总线数据传输 |
| 2.1.5 PCIe寄存器配置空间 |
| 2.1.6 PCIe中断机制 |
| 2.2 SpaceFibre协议研究 |
| 2.2.1 SpaceFibre协议分层结构 |
| 2.2.2 SpaceFibre总线拓扑结构 |
| 2.2.3 SpaceFibre数据格式 |
| 2.2.4 SpaceFibre数据传输过程 |
| 2.3 本章小结 |
| 第3章 基于PCIe的 SpaceFibre测试系统软硬件方案设计 |
| 3.1 整体方案设计概述 |
| 3.1.1 功能设计与技术指标 |
| 3.1.2 硬件选型与固件方案设计 |
| 3.2 SpaceFibre通信模块设计 |
| 3.3 DDR高速缓存模块设计 |
| 3.3.1 DDR3 MIG IP核解决方案 |
| 3.3.2 DDR3 FDMA IP核解决方案 |
| 3.4 PCIe通信接口模块设计 |
| 3.4.1 Xilinx提供的三种IP核对比 |
| 3.4.2 XDMA IP核的介绍 |
| 3.4.3 PCIe链路LTSSM状态机 |
| 3.5 上位机驱动软件方案设计 |
| 3.5.1 XDMA中的DMA启动流程 |
| 3.5.2 基于XDMA的驱动解决方案 |
| 3.5.3 驱动程序开发环境搭建 |
| 3.6 上位机应用软件程序设计 |
| 3.7 本章小结 |
| 第4章 基于PCIe的SpaceFibre测试系统的实现及功能验证 |
| 4.1 整体实现方案简述 |
| 4.2 SpaceFibre光纤通信模块实现与验证 |
| 4.2.1 SpaceFibre光纤通信模块实现 |
| 4.2.2 SpaceFibre光纤通信模块验证 |
| 4.3 DDR高速缓存模块实现与验证 |
| 4.3.1 DDR高速缓存模块实现 |
| 4.3.2 DDR高速缓存模块验证 |
| 4.4 PCIe通信接口模块实现与验证 |
| 4.4.1 PCIe通信接口模块实现 |
| 4.4.2 PCIe通信接口模块验证 |
| 4.5 上位机软件功能实现与测试 |
| 4.5.1 上位机软件功能实现 |
| 4.5.2 上位机软件功能验证 |
| 4.6 测试结果正确性验证 |
| 4.7 速度测试结果与分析 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（4）STAR sTGC探测器系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 RHIC-STAR实验 |
| 1.1.1 相对论重离子对撞机 |
| 1.1.2 螺旋径迹探测器 |
| 1.2 STAR sTGC探测器系统的物理目标 |
| 1.2.1 STAR探测器前向升级计划 |
| 1.2.2 sTGC探测器系统的物理目标 |
| 1.2.3 sTGC探测器系统的指标要求 |
| 1.3 本文主要研究内容 |
| 第2章 STAR sTGC探测器系统设计方案 |
| 2.1 STAR sTGC探测器系统需求分析 |
| 2.1.1 探测目标需求分析 |
| 2.1.2 安装尺寸限制分析 |
| 2.1.3 数据通信需求分析 |
| 2.2 STAR sTGC探测器系统结构 |
| 2.2.1 sTGC探测器 |
| 2.2.2 读出电子学系统 |
| 2.2.3 数据采集系统 |
| 2.3 系统设计可行性分析 |
| 2.4 设计方案总结 |
| 第3章 STAR sTGC探测器系统具体实现 |
| 3.1 前端读出电子学设计 |
| 3.1.1 前端连接器 |
| 3.1.2 前端网络 |
| 3.1.3 VMM3a |
| 3.1.4 数据接口 |
| 3.1.5 FPGA功能设计 |
| 3.1.6 电源设计 |
| 3.1.7 前端读出板布局布线设计 |
| 3.2 读出驱动电子学设计 |
| 3.2.1 系统同步设计 |
| 3.2.2 STAR DAQ系统通信链路设计 |
| 3.2.3 数据缓存设计 |
| 3.2.4 FPGA功能设计 |
| 3.2.5 电源设计 |
| 3.2.6 读出驱动板布局布线设计 |
| 3.3 数据采集系统设计 |
| 3.3.1 触发系统设计 |
| 3.3.2 光纤通信链路设计 |
| 3.3.3 数据采集软件设计 |
| 第4章 STAR sTGC原型系统测试结果 |
| 4.1 测试目标 |
| 4.2 建立测试平台 |
| 4.2.1 外部信号源 |
| 4.2.2 电子学测试平台 |
| 4.2.3 探测器系统测试平台 |
| 4.3 电子学测试结果 |
| 4.3.1 前端电子学性能测试 |
| 4.3.2 数据通信测试 |
| 4.4 探测器系统测试结果 |
| 4.4.1 前端通道性能测试 |
| 4.4.2 宇宙线事例测试 |
| 4.5 测试结果分析 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的其他研究成果 |
（5）基于USB3.0的便携示波器接口模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状与发展态势 |
| 1.2.1 便携式示波器研究现状与发展态势 |
| 1.2.2 USB协议研究现状与发展态势 |
| 1.3 本文的主要内容及章节安排 |
| 第二章 接口模块硬件设计 |
| 2.1 总体方案设计 |
| 2.1.1 总体需求分析 |
| 2.1.2 接口模块方案设计 |
| 2.2 硬件电路设计 |
| 2.2.1 USB控制器外设接口电路设计 |
| 2.2.2 USB控制器电源电路设计 |
| 2.3 逻辑功能设计 |
| 2.3.1 接口控制逻辑设计 |
| 2.3.2 指令解析功能设计 |
| 2.3.3 时钟与复位方案设计 |
| 2.4 本章小结 |
| 第三章 接口固件程序设计 |
| 3.1 固件方案总体设计 |
| 3.2 固件程序的开发 |
| 3.2.1 从设备FIFO接口设计 |
| 3.2.2 DMA通道设计 |
| 3.3 USBTMC协议实现 |
| 3.3.1 USB描述符 |
| 3.3.2 USB设备枚举 |
| 3.4 本章小结 |
| 第四章 模块的仪器控制软件设计 |
| 4.1 SCPI指令集分析 |
| 4.2 专用SCPI指令集设计 |
| 4.2.1 通道指令子系统 |
| 4.2.2 测量指令子系统 |
| 4.2.3 采样指令子系统 |
| 4.2.4 触发指令子系统 |
| 4.3 SCPI指令存储与解析方案设计 |
| 4.3.1 SCPI指令存储方案设计 |
| 4.3.2 SCPI指令解析程序设计 |
| 4.4 本章小结 |
| 第五章 上位机应用软件设计 |
| 5.1 软件方案设计 |
| 5.1.1 软件设计选用平台及工具 |
| 5.1.2 软件功能分析与工作流程设计 |
| 5.2 软件用户界面设计 |
| 5.3 关键功能模块设计 |
| 5.3.1 数据收发模块设计 |
| 5.3.2 数据处理模块设计 |
| 5.4 本章小结 |
| 第六章 功能验证与测试 |
| 6.1 硬件平台功能验证 |
| 6.2 USBTMC平台识别与功能测试 |
| 6.3 专用SCPI指令系统测试 |
| 6.4 上位机应用软件测试 |
| 6.5 本章小结 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 后期展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的研究成果 |
（6）低杂散任意波形发生器硬件电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状及发展态势 |
| 1.2.1 杂散抑制方法发展现状 |
| 1.2.2 任意波形发生器杂散水平发展现状 |
| 1.3 主要研究内容 |
| 1.4 论文章节安排 |
| 第二章 杂散信号分析 |
| 2.1 DDS工作原理 |
| 2.1.1 直接数字频率合成技术 |
| 2.1.2 直接数字波形合成技术 |
| 2.1.3 理想DDS结构输出频谱 |
| 2.2 DDS误差分析 |
| 2.2.1 相位截断误差对SFDR指标影响 |
| 2.2.2 幅度量化误差对SFDR指标影响 |
| 2.2.3 DAC非理想特性对SFDR指标影响 |
| 2.3 信号调理电路输出信号杂散分析 |
| 2.4 低杂散指标实现方案设计 |
| 2.4.1 波形合成方法 |
| 2.4.2 信号调理电路方案 |
| 2.5 本章小结 |
| 第三章 总体方案设计 |
| 3.1 硬件电路总体结构设计 |
| 3.2 信号调理电路方案论证 |
| 3.2.1 信号调理电路需求 |
| 3.2.2 输出信号杂散抑制方案 |
| 3.2.3 输出幅度调理方案 |
| 3.3 波形数据存储方案论证 |
| 3.3.1 存储器需求 |
| 3.3.2 存储器类型确定 |
| 3.3.3 波形存储方案设计 |
| 3.4 波形数据高速传输方案论证 |
| 3.4.1 波形传输接口选型 |
| 3.4.2 JESD204B协议方案设计 |
| 3.5 时钟产生方案论证 |
| 3.5.1 时钟模块电路需求 |
| 3.5.2 时钟模块电路方案设计 |
| 3.6 本章小结 |
| 第四章 硬件单元电路设计 |
| 4.1 数模转换单元电路设计 |
| 4.1.1 数字数据路径设计 |
| 4.1.2 时钟控制模块 |
| 4.1.3 控制功能模块 |
| 4.2 时钟单元电路设计 |
| 4.2.1 参考时钟自动切换电路设计 |
| 4.2.2 可变时钟产生单元电路设计 |
| 4.3 模拟信号调理单元电路设计 |
| 4.3.1 DAC输出信号去偏单元电路设计 |
| 4.3.2 输出信号幅度控制单元电路设计 |
| 4.3.3 输出信号杂散抑制电路设计 |
| 4.4 其他单元电路设计 |
| 4.4.1 DDR3 SDRAM单元电路设计 |
| 4.4.2 FPGA单元电路设计 |
| 4.5 本章小结 |
| 第五章 硬件逻辑工程设计 |
| 5.1 通信接口逻辑设计 |
| 5.2 波形数据传输控制模块设计 |
| 5.2.1 波形数据写入逻辑模块设计 |
| 5.2.2 波形数据读取逻辑模块设计 |
| 5.3 配置数据及控制信号发送模块设计 |
| 5.3.1 配置数据发送模块设计 |
| 5.3.2 控制信号发送模块设计 |
| 5.4 状态信息回读模块设计 |
| 5.5 波形数据发送逻辑模块设计 |
| 5.5.1 JESD204B接口模块设计 |
| 5.5.2 JESD204B接口数据映射 |
| 5.5.3 JESD204B接口同步设计 |
| 5.6 本章总结 |
| 第六章 系统测试及分析 |
| 6.1 仪器功能指标测试 |
| 6.2 仪器性能指标测试 |
| 6.2.1 采样率及存储深度指标测试 |
| 6.2.2 输出信号频率范围及准确度测试 |
| 6.2.3 输出信号幅度范围及准确度测试 |
| 6.2.4 输出信号SFDR指标测试 |
| 6.3 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（7）12.8GSPS采集模块数字系统设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 课题任务和本文主要工作 |
| 1.4 论文结构安排 |
| 第二章 12.8GSPS采集模块总体方案设计 |
| 2.1 总体方案设计 |
| 2.2 PXIe总线接口实现 |
| 2.3 高速采集方案分析与设计 |
| 2.3.1 ADC器件选型 |
| 2.3.2 FPGA器件选型 |
| 2.4 系统时钟方案分析与设计 |
| 2.4.1 时钟需求分析 |
| 2.4.2 时钟抖动分析 |
| 2.4.3 时钟芯片配置 |
| 2.5 本章小结 |
| 第三章 基于JESD204B协议的高速数据接收与处理 |
| 3.1 JESD204B协议概述 |
| 3.2 实现JESD204B协议的TIADC系统 |
| 3.2.1 采样时钟相位延时设计 |
| 3.2.2 TIADC误差分析 |
| 3.2.3 TIADC误差校准方法 |
| 3.3 FPGA中数据接收模块设计 |
| 3.3.1 接收端JESD204B参数配置 |
| 3.3.2 数据接收模块设计 |
| 3.4 多ADC数据传输同步 |
| 3.5 FPGA中数据处理模块设计 |
| 3.5.1 硬件分频模块设计 |
| 3.5.2 峰值检测模块设计 |
| 3.6 本章小结 |
| 第四章 触发与存储模块设计 |
| 4.1 触发模式分析与设计 |
| 4.1.1 高速采集模块触发分析 |
| 4.1.2 触发模块设计 |
| 4.2 大容量数据存储设计 |
| 4.2.1 大容量数据存储电路设计 |
| 4.2.2 DDR3 SDRAM MIG核配置 |
| 4.2.3 DDR3 SDRAM控制逻辑设计 |
| 4.3 触发检测 |
| 4.3.1 触发信号识别 |
| 4.3.2 触发地址判断 |
| 4.4 本章小结 |
| 第五章 系统调试与测试 |
| 5.1 DMA传输验证 |
| 5.2 采集系统时钟验证 |
| 5.3 数据接收模块验证 |
| 5.4 最高实时采样率与有效位数验证 |
| 5.5 触发模块验证 |
| 5.6 最大存储深度验证 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（8）基于万兆以太网的核物理实验高速数据传输系统研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 引言 |
| 1.1 选题背景及意义 |
| 1.2 国内外研究现状与发展 |
| 1.3 论文主要工作 |
| 1.4 论文组织结构 |
| 第2章 万兆以太网UDP/IP技术 |
| 2.1 TCP/IP协议族 |
| 2.2 UDP/IP协议栈 |
| 2.2.1 UDP/IP协议工作原理 |
| 2.2.2 IP协议 |
| 2.2.3 ARP协议 |
| 2.2.4 ICMP协议 |
| 2.2.5 UDP协议 |
| 2.3 万兆以太网MAC帧 |
| 2.4 万兆以太网PHY子层 |
| 2.5 校验和计算 |
| 2.6 本章小结 |
| 第3章 高速数据传输系统设计 |
| 3.1 高速数据传输系统整体结构设计 |
| 3.2 硬件开发板介绍 |
| 3.3 GTX收发模块与FIFO模块设计 |
| 3.4 万兆以太网UDP/IP协议传输链路设计 |
| 3.5 UDP/IP协议栈模块设计 |
| 3.5.1 数据缓存模块设计 |
| 3.5.2 地址解析协议模块设计 |
| 3.5.3 网际协议模块设计 |
| 3.5.4 网络控制报文协议模块设计 |
| 3.5.5 用户数据报协议模块设计 |
| 3.6 介质访问控制子层与物理层接口模块设计 |
| 3.7 本章小结 |
| 第4章 万兆以太网UDP/IP协议传输链路测试 |
| 4.1 测试平台搭建与参数设置 |
| 4.2 ARP请求与应答测试 |
| 4.3 ICMP回显请求与应答测试 |
| 4.4 以太网连接测试 |
| 4.5 万兆以太网传输测试 |
| 4.5.1 UDP回环传输性能测试 |
| 4.5.2 UDP回环存盘速率测试 |
| 4.5.3 传输速率测试 |
| 4.6 本章小结 |
| 第5章 高速数据传输系统传输测试 |
| 5.1 测试平台搭建 |
| 5.2 误码率测试 |
| 5.3 电眼图测试 |
| 5.4 系统以太网连接测试 |
| 5.5 系统数据抓取测试 |
| 5.6 系统数据传输测试 |
| 5.7 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 研究工作展望 |
| 参考文献 |
| 致谢 |
| 个人简历、在学期间发表的学术论文及研究成果 |
（9）基于中子辐射的火箭固体推进剂料位计技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 注释表 |
| 第一章 绪论 |
| 1.1 研究背景及其意义 |
| 1.2 固体推进剂浇注设备发展情况 |
| 1.3 料位监测技术概况 |
| 1.4 本文的主要研究内容 |
| 1.5 本章小结 |
| 第二章 原理与模拟 |
| 2.1 火箭固体推进剂浇注工艺 |
| 2.2 中子辐射探测原理 |
| 2.3 中子辐射料位计MCNP模拟 |
| 2.3.1 MCNP简介 |
| 2.3.2 中子辐射料位计MCNP模拟 |
| 2.4 推进剂料位测量干扰因素分析 |
| 2.5 火箭固体推进剂浇注仓需求分析 |
| 2.5.1 火箭固体推进剂料位仓结构 |
| 2.5.2 系统功能需求 |
| 2.5.3 系统设计指标 |
| 2.6 本章小结 |
| 第三章 料位计系统设计 |
| 3.1 中子辐射料位计系统总体设计 |
| 3.2 中子辐射料位计系统主要部件选型 |
| 3.2.1 中子源选型 |
| 3.2.2 探测器选型 |
| 3.3 FPGA与 DSP核心控制电路 |
| 3.4 前端信号调理电路 |
| 3.5 数据采集存储电路 |
| 3.6 电源电路 |
| 3.7 伺服电机控制系统 |
| 3.8 本章小结 |
| 第四章 系统控制软件设计 |
| 4.1 FPGA逻辑控制 |
| 4.1.1 ADC逻辑控制 |
| 4.1.2 DDR2 控制器逻辑控制 |
| 4.2 DSP主程序软件设计 |
| 4.2.1 DSP串口传输程序 |
| 4.2.2 PWM电机驱动程序 |
| 4.3 LabVIEW上位机软件设计 |
| 4.4 扩展Kalman滤波DSP实现 |
| 4.5 本章小结 |
| 第五章 模拟实验与测试 |
| 5.1 料位计系统主要模块测试与模拟实验 |
| 5.1.1 前端信号调理模块模拟实验 |
| 5.1.2 脉冲信号Kalman滤波模拟实验 |
| 5.2 模拟实验测试 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 主要创新点 |
| 6.3 展望 |
| 参考文献 |
| 附录 |
| 攻读学位期间所取得的相关科研成果 |
| 致谢 |
（10）嵌入式40Gbps高速数据存储系统设计与验证（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究内容与贡献 |
| 1.3 论文结构与安排 |
| 第二章 高速数据存储系统研究现状 |
| 2.1 高速存储器概述 |
| 2.1.1 固态存储器 |
| 2.1.2 PCIE总线技术 |
| 2.1.3 NVME协议 |
| 2.2 高速数据存储控制方式 |
| 2.2.1 软件控制存储 |
| 2.2.2 FPGA控制存储 |
| 2.3 高速数据存储格式 |
| 2.3.1 RAID技术 |
| 2.3.2 ex FAT文件系统 |
| 2.4 本章小结 |
| 第三章 40Gbps高速数据存储系统总体方案设计 |
| 3.1 应用场景与需求分析 |
| 3.1.1 应用场景 |
| 3.1.2 需求分析 |
| 3.2 总体方案描述 |
| 3.2.1 存储系统核心架构 |
| 3.2.2 FPGA高速存储逻辑 |
| 3.2.3 Linux数据管理软件 |
| 3.3 本章小结 |
| 第四章 40Gbps高速数据存储系统FPGA实现 |
| 4.1 Processing System IP核 |
| 4.2 存储数据块采集逻辑 |
| 4.2.1 存储参数配置模块 |
| 4.2.2 高速数据采集模块 |
| 4.2.3 高速数据处理模块 |
| 4.3 存储数据块读写逻辑 |
| 4.3.1 AXI PCIE IP核 |
| 4.3.2 AXI CDMA IP核 |
| 4.3.3 RAID0 读写控制模块 |
| 4.3.4 NVME HOST模块 |
| 4.4 地址空间分配与资源消耗 |
| 4.5 本章小结 |
| 第五章 40Gbps高速数据存储系统软件实现 |
| 5.1 Linux操作系统移植 |
| 5.2 数据管理软件驱动层实现 |
| 5.2.1 RAID0 磁盘驱动 |
| 5.2.2 存储块属性收集驱动 |
| 5.2.3 AXIGP驱动 |
| 5.2.4 ex FAT文件系统驱动 |
| 5.3 数据管理软件应用层实现 |
| 5.3.1 初始化程序 |
| 5.3.2 数据管理程序 |
| 5.4 本章小结 |
| 第六章 40Gbps高速数据存储系统实验验证 |
| 6.1 存储系统验证平台 |
| 6.2 存储系统初始化功能验证 |
| 6.3 高速数据存储功能验证 |
| 6.3.1 存储参数配置功能测试 |
| 6.3.2 PL端存储控制逻辑测试 |
| 6.3.3 数据存储速率测试 |
| 6.4 高速数据管理功能验证 |
| 6.4.1 存储块属性收集功能测试 |
| 6.4.2 ex FAT文件管理功能测试 |
| 6.5 本章小结 |
| 第七章 总结与展望 |
| 7.1 工作总结 |
| 7.2 未来工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间的研究成果 |
四、异步串行通信接口的IP核设计（论文参考文献）
- [1]基于FPGA SRIO的存储器地面测试台的设计与实现[D]. 吕文强. 中北大学, 2021(09)
- [2]基于千兆以太网的高速数据记录器设计与实现[D]. 陈航. 中北大学, 2021(09)
- [3]基于PCIe的SpaceFibre测试系统的研究与实现[D]. 高伟. 中国科学院大学(中国科学院国家空间科学中心), 2021(01)
- [4]STAR sTGC探测器系统研究[D]. 周爽. 中国科学技术大学, 2021(09)
- [5]基于USB3.0的便携示波器接口模块设计与实现[D]. 张耀先. 电子科技大学, 2021(01)
- [6]低杂散任意波形发生器硬件电路设计[D]. 巩佳宁. 电子科技大学, 2021(01)
- [7]12.8GSPS采集模块数字系统设计[D]. 梅思涛. 电子科技大学, 2021(01)
- [8]基于万兆以太网的核物理实验高速数据传输系统研究[D]. 彭鹏. 西北师范大学, 2021(12)
- [9]基于中子辐射的火箭固体推进剂料位计技术研究[D]. 滕宇超. 西京学院, 2021
- [10]嵌入式40Gbps高速数据存储系统设计与验证[D]. 勾梓冲. 电子科技大学, 2021(01)